chebiyassine
Messages postés6Date d'inscriptionvendredi 28 décembre 2007StatutMembreDernière intervention30 mars 2008
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30 mars 2008 à 10:25
cs_Chatbour
Messages postés764Date d'inscriptionjeudi 27 juillet 2006StatutMembreDernière intervention 6 septembre 2010
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30 mars 2008 à 12:12
Bonsoir a tous
je suis un etudiant ,cette année le projet de fin d'etudes a titre d'un technicien sup en réseaux informatique
mon projet et des generé des code VHDL apartir d'une interface java en utilisant UML et XML.
l'objective
de se projet de faire un logiciel qui relier des compsant graphiques java entre
eux par des lignes et chaque composant contient un code VHDL
par exemple un code comme sa
generic ( nb_entre: natural :=2;
nb_sortie :natural:=2;
t:time:=2 us);
port (c_t : in std_logic;
type_transit_e : in std_logic_vector((nb_entrees-1)downto 0);
type_transit_s : in std_logic_vector((nb_entrees-1)downto 0);
marque_tie : in std_logic_vector((nb_entrees-1)downto 0);
ret_amont : in std_logic_vector((nb_entrees-1)downto 0);
aj_aval : in std_logic_vector((nb_entrees-1)downto 0));
juste j'aime avoir la methode de travail
si possible un petit exemple et merci beaucoup
mon question comment peut faire des composant et deplacer avec son code (comme eagle ou workbench et avec generation du code)
merci